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ついに仮想ECUと仮想HILSの連携動作。とりあえず動いたんで録画してYoutubeに上げた。想定よりもキレイだはあるが、やはりカクついている。カクついている原因は変数の精度も含まれているかもしれない。変数を32bit長にすることで精度を上げられるがODTを増やす必要がある。CAN-FDを使うと・・・。

構成がややこしいことになってきたので仮想ECUと仮想HILSの実験構成を再確認。ネットワーク構成と論理的構成を確認。論理的構成はModelicaモデルベースでシンプルだが、ネットワーク構成は各信号をCANやXCPに変えてるため複雑化。このようにノードを分割しておくと部分的に実物に差し替えるなどがし易くなる。

ついに仮想HILSのPythonコード完成。基本的には前回までの修正内容を盛り込んだだけ。指令値取得用のCANバス初期化の位置を先頭から実処理の前に移動。XCP関連のCANフレームがFIFOに詰まれてしまうため、それを避ける目的で移動。使用する前にFIFOクリアしてもOK。

XCP関連の処理を追加。基本xcp_canクラスを呼び出すだけ。DAQ受信とSTIM送信はFMU処理が実装してあるFMU_handler内で呼び出す。DAQ受信はFMU処理直前。STIM送信はFMU処理直後。これにより、仮想ECU側の変数と仮想HILS側のシグナルの同期が取れる。

DummyFMU化したPID制御の辻褄合わせを実施。Dummy_FMUModelCS2のdo_stepメソッドをオーバーライドすればOK。do_stepをdp_pidとして実装。do_pid関数内部でPID.fmuの変わりに出力を決定する仕掛け。このように入出力の辻褄合わせをすればOK。

再びPyFMIを使うということでPyFMI関連の復習。過去記事のリンクを貼っておいた。PIDのFMUをDummy_FMUModel化実施。FMUModelCS2でロードしていたものをDummy_FMUModelCS2でロードするに変えるだけ。当然、これに伴う変更もあるが。